CMOS PA陷入成本和性能两难 “单芯片手机”梦受阻(2)

但Thomas也坦承，在3G/4G应用上，砷化镓依然具有显著的性能优势，CMOS的成本优势也不再明显，因此在这些无线技术领域，CMOS PA的市场占有率不会有大幅提升。

例如在WCDMA应用中，大电流持续时间较长，电流达到400-500mA，而目前2G应用中的CMOS功放，电流超过300mA就无法承受。当然可以通过更复杂的架构设计提高CMOS功放的性能，但复杂的设计意味着更高的价格。

这些性能挑战是由CMOS晶体管本身的物理结构所决定的。对于CMOS功放，要提高效率，需要较小的晶体管；而要增大功率，又需要较大的晶体管，这是一个难以调和的矛盾。SiGe公司亚太区市场总监高国洪表示：“CMOS功放由于输出阻抗极低，又很难建立50欧姆负载的带宽匹配，因此 CMOS 功放输出级的“稳健性”(耐受天线阻抗大幅改变的能力)不太好。为了增强互联网接入能力，增加使用iPhone等智能电话时的多媒体性能，手机网络不断提高工作频率和带宽，CMOS 功放因此面临着越来越严峻的挑战。”

CMOS带来的“单芯片手机”梦想和现实

随着CMOS PA开始商用，将PA和同样采用CMOS工艺的基带、RF和电源管理芯片集成在一起形成真正意义上的“单芯片手机”，是业界很自然的想法，也是PA CMOS化的革命性意义所在。然而，现实是，，由于对功放和基带芯片的性能要求不同，采用的工艺节点不同，目前来看，将它们集成在一起的可能性不大。

设计功放，器件击穿电压是一个非常重要的指标。RFMD的专家表示：“对于功放，需要高击穿电压，这需要CMOS有长栅极。但是对于小信号或者基带芯片，栅极长度越来越小。CMOS功放和小信号以及基带芯片要求的硅技术是不一样的，集成在一起很困难。”

现有CMOS功放的技术节点在90nm或130nm，这就给集成CMOS功放设定了一个硬性限制，当射频收发器、基带芯片或芯片组向65nm或32nm演进时，将不得不重建功放架构。此外，正常情况下，若器件向更小的集合尺寸发展，成本会随之降低，而计算速度会进一步提升。但如果集成时要迁就90nm工艺的CMOS功放，基带芯片等的成本降低和计算速度提升就会受到限制。高国洪也表示：“把CMOS 功放与RF收发器和数字基带功能一起集成在相同的芯片上，这样做的价值实际上非常小。”Thomas甚至表示：“从芯片成品率的角度考虑，将不同工艺节点的组件集成会带来更多的成本。”

SiCMOS工艺：通往硅PA的现实路线？

硅基功放包括BiCMOS 和 CMOS器件，使用SiGe BiCMOS工艺的功放既具备接近砷化镓功放的性能，又具备低端CMOS 功放所具备的成本优势。高国洪宣称：“在短期内，取代砷化镓功放的硅基技术将是SiGe BiCMOS，而不是 CMOS。”

成本上，高国洪宣称：“尽管比起 150mm GaAs HBT晶圆，带有8至10个金属层的200mm CMOS 晶圆具有着显着的芯片成本优势，但基于现有架构的CMOS PA相对BiCMOS却没有成本优势。”高国洪解释说，这是因为现在的CMOS PA 架构是围绕RF电感的使用而构建的，能够处理大射频电流，但也因此而需要8至10个金属层。相比180nm工艺技术节点下的传统模拟/混合信号CMOS工艺技术，这些金属层的增加致使晶圆成本提高了60%以上。此外，这些电感也使芯片尺寸大为增加。考虑到额外金属层和芯片尺寸增加的影响， BiCMOS PA 和 CMOS PA的芯片级成本实际上差不多。

性能上，高国洪表示：“目前已达到量产状态 (几乎全用于手机) 的最好的CMOS功放的性能都明显不如砷化镓或BiCMOS功放。而且随着 CMOS 器件的几何尺寸缩小，要获得GaAs 或 BiCMOS 功放性能变得更困难, 要生产出能够克服这种缺点的CMOS 功放还得进行更多的研究工作，并需要新的架构。CMOS PA架构若没有重大的突破和创新，不可能克服其性能缺陷。”虽然SOI技术具有提升CMOS PA性能的潜力，但SOI的成本居高不下。高国洪认为，用于射频功放的CMOS SOI还需要数年时间才能够将成本降至BiCMOS的芯片级成本水平。(责任编辑：admin)