芯片厂商将节能视为未来芯片发展重要环节

最新一代的图形处理器集成了30亿个晶体管，耗能约为200瓦。这个数字确实令人印象深刻--迄今为止你可以想象人类的大脑就等同于一万亿个晶体管，耗能仅为20瓦，远远低于点亮一个电灯泡的能耗。

半导体制造商希望在他们应对行业中的最新挑战时能拥有这样令人羡慕的头脑：在能效上更进一步。这一直是芯片设计者关注的重点，但是当降低能耗的常用技术正在逐渐丧失他们的效率时就必须采取新的手段了。

美国加利福尼亚大学伯克利工程学院的教授简.若比本周在参加旧金山举行的固态电路大会时表示“在过去十年间我们所采用的技术正在逐渐失去它的作用”。

这不是一种抽象的关系。能效的稳步提升是当下功能强大的计算机迅猛发展的主要助推器，特别是iPhone这样的移动设备，其电池的寿命是至关重要的。

最大的收获来自“处理器体积的缩小”或者说向更新的制造工艺发展，可以让晶体管的体积越来越小。这种规则性的发展就是众所周知的摩尔定律，但是每一代处理制程能改进半导体每瓦的性能也是半导体行业追求的目标。

数字设备公司，Broadcom和苹果的前任芯片工程师Dan Dobberpuhl表示，制程工艺的进步理论上来说可以将能效提高三倍，但是目前的发展只能将能效提高1.4倍。

三星电子公司总裁Oh-Hyun Kwon之前曾经说过“低于30纳米的话，我们就必须采用新的材料和架构来降低晶体管的电压”。

工程师一直在采用其他的方法来降低能耗，比如控制电流的泄漏，但是得到的回报也在不断递减。就有参加固态电路大会的与会者提议要将未来处理器的能耗降低10倍。

TSMC公司的首席技术官杰克.桑表示，最新的处理器设计能解决部分问题。他们的选择是一种称之为FinFET的设计，在每个晶体管上使用多个门栅，另外一种设计叫做无缝晶体管。

研究人员在FinFET的研发上取得了巨大的进步，TSMC公司希望这种设计能用在未来的CMOS上，这也是半导体行业中的标准硅芯片制造流程。

桑和其他参加讨论的与会者还对称之为3D堆栈的包装技术充满了信心，这种设计是芯片位于彼此的顶端而不是并排的排列方式。这样就可以让芯片以更短的距离互联在一起，从而降低电子损耗。

不过这些技术中有很多依然处于研发阶段，如果他们无法与目前的CMOS制造设备相兼容，那么实施成本将比较昂贵。

STMicroelectronics公司负责研发的副总裁Philippe Magarshack表示，还有一种方法可以解决这个问题。目前的芯片非常的不灵活，因此这些芯片无法与他们的环境完全适应。他提议了一种被他称作“感觉和反馈”的方法。

智能手机芯片的需求变化的非常广泛。芯片应该根据智能手机是打电话还是显示视频来调节他们的电压，时钟频率和其他的组件的高低。

Magarshack表示，目前是根据时钟门控和电压范围来实施的，但是如果每个组件-比如天线，接收器等等要同步设计才能做得更好。

解决方案就是系统只在需要的时候才消耗能量。使用我们目前的工具要想实现这一点是绝对不可能的。我们需要新一代的工具和方法。

Magarshack和桑都提议了一种称之为输入/输出体系结构的方法，可以允许多个组件来共享输入/输出设备。举例来说，一个动态随机存储器芯片可以被配置在基础处理器上，取代连续输入/输出执行的方式并行处理。

前任DEC工程师Dobberpuhl表示，最大的收获是来自于改进的运算法则和体系结构，包括更加高效的并行设计。

英特尔移动通讯公司的总裁Herman Eul表示，关键是通过类似处理器将功能转移为数字形式。数字电路缩小规模要更容易一些，他们可以被重新编译，从而一个单个的无线电收发器可以用于一部3G手机的所有五个频率波段，来替代目前所使用的五个独立的芯片。

“最具能效的晶体管是目前还没有出现的晶体管”Eul表示。(责任编辑：admin)