NVIDIA Echelon芯片、架构曝光：10nm巨兽

来源：驱动之家　作者：ChrisR　责任编辑：admin　发表时间:2012-01-08 08:11　

核心提示：每个SM模块里面含8个SM Lane（类似CUDA Core），芯片中间的8个LOC即Latency Processor也就是Project Denver要制造的主要东西。整体芯片面积为17*17约290平方毫米，采用逼近硅芯片极限的10nm制程工艺制造。

国内硬件网站PCINLIFE的管理员cho于昨日在论坛上公布了一些NVIDIA于几个月前在斯坦福大学展示用的幻灯片，展示了NVIDIA ExaScale计划的核心——Echelon的具体芯片示意图和具体架构等。

Echelon芯片和之前我们报道的相似，各个SM模块独立命名为"NoC"（Network on Chip）通过内部界面，经由L2 Cache和内存控制器与其他SM相互连接。有所不同的是，去年在美国西雅图举行的SC10超级计算大会上NVIDIA首席科学家Bill Dally透露的Echelon含128个SM模块，而在这里变成了256个。

其余指标大致相同，每个SM模块里面含8个SM Lane（类似CUDA Core），芯片中间的8个LOC即Latency Processor也就是Project Denver要制造的主要东西。整体芯片面积为17*17约290平方毫米，采用逼近硅芯片极限的10nm制程工艺制造。（看到这里先别说火星，毕竟DARPA给出的时间表是2017/2018年出最终成果）

比起来SC10时，Echelon的双精度浮点运算能力降至16TFLOPS，cho称可能是新的数据没有算上CPU的原因。

SC10的情况：Echelon由128个SM模块和8个Latency Processor组成，后者就是Denver的核心

(责任编辑：admin)

“扫一扫”关注融合网微信号

免责声明：我方仅为合法的第三方企业注册用户所发布的内容提供存储空间，融合网不对其发布的内容提供任何形式的保证：不保证内容满足您的要求，不保证融合网的服务不会中断。因网络状况、通讯线路、第三方网站或管理部门的要求等任何原因而导致您不能正常使用融合网，融合网不承担任何法律责任。

第三方企业注册用户在融合网发布的内容（包含但不限于融合网目前各产品功能里的内容）仅表明其第三方企业注册用户的立场和观点，并不代表融合网的立场或观点。相关各方及作者发布此信息的目的在于传播、分享更多信息，并不代表本网站的观点和立场，更与本站立场无关。相关各方及作者在我方平台上发表、发布的所有资料、言论等仅代表其作者个人观点，与本网站立场无关，不对您构成任何投资、交易等方面的建议。用户应基于自己的独立判断，自行决定并承担相应风险。

根据相关协议内容，第三方企业注册用户已知悉自身作为内容的发布者，需自行对所发表内容（如，字体、图片、文章内容等）负责，因所发表内容（如，字体、图片、文章内容等）等所引发的一切纠纷均由该内容的发布者（即，第三方企业注册用户）承担全部法律及连带责任。融合网不承担任何法律及连带责任。

第三方企业注册用户在融合网相关栏目上所发布的涉嫌侵犯他人知识产权或其他合法权益的内容（如，字体、图片、文章内容等），经相关版权方、权利方等提供初步证据，融合网有权先行予以删除，并保留移交司法机关查处的权利。参照相应司法机关的查处结果，融合网对于第三方企业用户所发布内容的处置具有最终决定权。

个人或单位如认为第三方企业注册用户在融合网上发布的内容（如，字体、图片、文章内容等）存在侵犯自身合法权益的，应准备好具有法律效应的证明材料，及时与融合网取得联系，以便融合网及时协调第三方企业注册用户并迅速做出相应处理工作。

融合网联系方式：（一）、电话：（010）57722280；（二）、电子邮箱：2029555353@qq.com dwrh@dwrh.net

对免责声明的解释、修改及更新权均属于融合网所有。