日本自组装新技术助力芯片实现层叠

日本东北大学研究生院工学研究科生物机器人专业教授小柳光正发布了由其研究小组推进的系统集成技术的成果。该技术可实现将逻辑LSI、存储器、MEMS元件以及功率IC等不同种类的元件层叠成三维状的“超级芯片”。

小柳的研究小组此前一直在开发可降低超级芯片的工艺成本和提高成品率所需的一系列技术。此次发布的成果如下：（1）自组装技术在三维叠层领域的应用；（2）可形成阶梯的芯片间布线技术；（3）RF元件的试制。

自组装技术用于进行三维层叠时的位置重合。该技术能够以低成本实现芯片层叠。一般在三维层叠中，如果成品率高且叠层少，则晶圆级叠层（晶圆对晶圆）在成本上占优势。如果成品率低或叠层多，则在晶圆上层叠芯片的芯片对晶圆、或者芯片间层叠（芯片对芯片）在成本上占优势。对此，小柳将数千～数万枚叠层纳入研究范围，开发出了能够使成本容易升高的芯片对芯片层叠的成本降低的技术。

小柳的开发目标是，能够简单地对芯片层叠芯片的工序进行统一处理。因此采用了自组装技术。具体为，在芯片的正确叠合和接合过程中使用液体。在晶圆表面上，只对能够重叠芯片的部分进行亲水处理，并在此处滴上液体。该液体滴到芯片上后，芯片即使错位也能根据液体的表面张力自动叠合到实施了亲水处理的部分。叠合精度由亲水处理模型的形成精度决定。另外，液体干燥后，还可进行物理接合或电气接合。利用该方法可统一叠合多枚芯片。因此，该小组在芯片对芯片层叠的接合安装工序中导入了统一处理（批处理）半导体前工序的概念。通过该方法，实际可在200mm晶圆上统一安装多枚芯片，实现了精度为0.4μm的位置叠合和接合。

另外，为发挥统一处理的优势，需要开发一种能将多枚芯片高效地放到芯片叠合用夹具上的方法。此次小柳没有公布该方法，但表示目前正在开发，一定能够实现。

阶梯式布线用于晶圆上多枚芯片间的电气连接。该技术不是面向三维叠层的，而是面向同一个硅晶圆上多枚芯片间的布线。芯片侧面通过曝光工艺形成了图案。该研究小组证实，在阶梯间距为100μm的芯片上能够形成线宽20μm的铜布线。

试制芯片是通过将RF电路模块化后实现的。该小组通过中的自组装技术在晶圆上安装了模拟LSI、数字LSI、电容器芯片以及电感器芯片。还通过布线技术将各芯片连接起来。其中，电感器芯片通过形成空洞提高了电感器特性。具体为，将形成线圈的绕组结构的缝隙空出来。而以前该缝隙用硅填补。