片上系统芯片设计与静态时序分析(2)

3　静态时序分析

仿真技术是ASIC设计过程中应用最多的验证手段，然而，现在的单片集成系统设计正在将仿真时间推向无法容忍的极限。在最后的门级仿真阶段，针对的是几十乃至几百万门的电路，对仿真器第一位的要求是速度和容量，因此，性能（仿真速度）和容量（能够仿真的设计规模）是验证中的关键因素，而此时仿真器还必须支持SDF返标和时序检查以确保验证的精度。

传统上采用逻辑仿真器验证功能时序，即在验证功能的同时验证时序，它以逻辑模拟方式运行，需要输入向量作为激励。随着规模增大，所需要的向量数量以指数增长，验证所需时间占到整个设计周期的50%，而最大的问题是难以保证足够的覆盖率。鉴于此，这种方法已经越来越少地用于时序验证，取而代之的是静态时序分析技术。

静态时序分析技术是一种穷尽分析方法，用以衡量电路性能。它提取整个电路的所有时序路径，通过计算信号沿在路径上的延迟传播找出违背时序约束的错误，主要是检查建立时间和保持时间是否满足要求，而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析的方法不依赖于激励，且可以穷尽所有路径，运行速度很快，占用内存很少。它完全克服了动态时序验证的缺陷，适合进行超大规模的片上系统电路的验证，可以节省多达20%的设计时间。因此，静态时序分析器在功能和性能上满足了全片分析的目的。支持片上系统设计，即它为很快满足设计时序要求取得了突破，能提供百万门级设计所要求的性能，并在一个合理的时间内分析设计，而且它带有先进的时序分析技术和可视化的特性，用于全芯片验证。

4　设计实例与实验结果

我们以复杂度较高的电子系统——MPEG编码芯片系统为对象进行研究。图2是它的结构，其内部包含两个不同性质的可编程ASIP：高层为一个可编程性RISC核(结构见图3)，除了协调各部分的操作之外，该核主要完成变长编码的算法任务；低层为一个高吞吐量的可编程数字信号处理器DSP核，该核主要用于运动估计、离散余弦变换和量化等细粒度的算法任务。此外，编码器内部还有专门的DMA(Direct Memory Access)控制器，用于管理片上存储器和片外存储器单元的数据交换。在此，着重研究该系统芯片上嵌入式RISC核的结构设计及EDA工具上的实现和静态时序分析。

研究表明，该RISC核在50MHz时钟频率下，就可以完成MPEG-2的变长编码任务。

我们采用EUROPRACTICE的0.35μm CMOS低功耗库MTC45000系列，在Ultra SUN工作站上，引入Cadence的Floorplanning工具对版图进行整体规划，Synopsys Synthesis工具进行逻辑综合。按照图1的设计流程进行设计，其中运用Synopsys的PrimeTime对全芯片的门级静态时序进行了分析，完成了SOC设计的静态时序校验。　　

综合优化结果表明，该RISC核的电路规模为5500门左右（16个通用寄存器），动态功耗为20mW，时钟频率为73MHz，该RISC核完全达到了预期设计目标。表1给出了运用Synopsys的PrimeTime工具对关键路径的静态时序分析形成的报告（建立时间的验证）。结果表明该路径满足要求。需要指出的是，静态时序分析技术是一种穷尽分析方法，它提取整个电路的所有时序路径，限于篇幅，本文不再一一说明和罗列。

5　结束语

本文强调了片上系统芯片设计过程中必须在前端设计的同时考虑后端布图对时序的影响，并运用一个新的、全芯片的、门级静态时序分析工具支持片上系统设计，避免了由于芯片设计没有完全地被验证而导致了硅芯片失效的现象。实例设计表明，该设计方法能提高片上系统芯片设计中时序设计的准确性，提高验证效率，从而大大加快设计的收敛性。