基于层次法实现EOS芯片的后端设计(4)

来源：微计算机信息　作者：罗志华权进国杨华中　责任编辑：admin　发表时间:2012-03-21 17:19　

核心提示：4 芯片实现随着波分复用技术和高速以太网技术的发展，骨干网的带宽呈几何级数增长，已达到了吉比特甚至更高的水平。而连接骨干网和用户网的接入网的速率却没有太大的提高，已成为网络发展的瓶颈。要想实现高速、可

4 芯片实现

随着波分复用技术和高速以太网技术的发展，骨干网的带宽呈几何级数增长，已达到了吉比特甚至更高的水平。而连接骨干网和用户网的接入网的速率却没有太大的提高，已成为网络发展的瓶颈。要想实现高速、可靠的接入，使终端用户充分利用骨干网的巨大容量，必须采用新的高速接入技术。SDH技术已非常成熟，其安全性好，可靠性高；用SDH传输网络承载以太网IP包以实现网络用户的远程接入或异地局域网互连，我们称之为EOS(Ethernet over SDH), 是一种非常方便的实现方案。

EOS芯片用于实现EOS方案的主要ASIC芯片，它的规模是6百万门(不含RAM)，它采用0.18um的CMOS工艺。它的规模已经接近展平法的极限，经过对比试验，展平法实现一次布局布线到寄生参数的提取需要40-50个小时完成。而采用层次法，迭代时间将会减小到20个小时以下。

EOS芯片的设计平台采用的是cadence公司集成后端设计工具Encounter，其中中心部分为设计输入，encounter菜单按照流程设计，使用很方便。该工具集成了几乎完整的芯片后端设计流程工具，其中包括优化综合工具(RTL Compiler)、布局工具(Amoeba Placement)、布线工具(trial route，Nano route)、时序验证工具(vstorm PE)、串扰分析工具(CelticIC)、寄生参数抽取3D工具(Fire&Ice)，同时对于如纳米布线器、串扰分析工具、电源分析工具也可以单独使用，可以适合不同用户层面的需求，所以使用非常方便[5]。(责任编辑：admin)

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