CPCI总线在数字化电台中的设计(2)

4、PCI总线二次侧的连接

PCI总线信号经过桥接，在PCI2050的二级总线侧提供了标准的次级PCI总线接口信号，它们符合PCI总线规范的定义，同CPCI底板上的相应信号的定义也是相同的。但根据CPCI规范和PCI2050手册的要求，这些信号线需要经过适当的调理后才能与相应的CPCI J1、J2连接器的对应信号连接。

① 根据CPCI规范的要求，为了减小单板上的CPCI总线的信号线分支（stub）对总线的影响，必须对总线信号进行串联电阻匹配。PCB的布线特征阻抗应设计为65Ω±10%，匹配电阻阻值为10Ω。需要加串联匹配电阻的信号包括：AD0～AD31、C/BE0#～C/BE3#、PAR、FRAME#、IRDY#、TRDY#、STOP#、LOCK#、DEVSEL#、PERR#、SERR#、RST#以及INTA#、INTB#、INTC#、INTD#。而且，从接插件J1或J2到PCI2050相应管脚，总的信号线长度要小于63.5mm（2.5英寸）。其中，从接插件插针到串联电阻的PCB连线长度小于15.2mm（0.6英寸）。所以，对上述信号在实际中使用10Ω排阻作为端接终端电阻进行串联的匹配。

② 在CPCI总线的设计中，对于GNT#0～GNT#6、REQ#0～REQ#6和二级时钟输出SCLKOUT0～SCLKOUT6等引脚根据CPCI规范对系统卡的要求，也需要加上相应的10Ω端接终端电阻。

③ 根据规范要求，对CPCI总线接口来说，对系统卡的一些PCI信号输出需要进行上拉，且上拉电阻必须被放置在端接终端电阻靠近CPCI J1、J2连接器的一侧上。可以在设计时对PCI2050的二级总线侧的相应信号通过8.2kΩ电阻上拉。需要上拉的电阻包括：FRAME#、IRDY#、TRDY#、STOP#、LOCK#、DEVSEL#、PERR#、SERR#、RST#、INTA#、INTB#、INTC#、INTD#、GNT#0～GNT#9、REQ#0～REQ#9等。

④ 对于二级时钟输出，PCI2050的二次侧有10个时钟输出S_CLKOUT[0..9]，这些时钟输出可以通过相关寄存器分别使能。同时，为了保证PCI2050的二级PCI总线时钟和其他时钟输出同步，应将S_CLK引脚经一个75Ω电阻反馈到S_CLKOUT9引脚，如图1所示。

⑤ PCI2050提供的JTAG边界扫描接口TDI、TDO、TMS、TCLK、TRST#，这些引脚可以与CPCI规范定义的J1连接器上的相应引脚直接连接。

⑥ 对于二级总线的仲裁，PCI2050提供两种方式：外部总线仲裁和内部总线仲裁。S_CFN#引脚为选择引脚,当S_CFN#引脚为高时，使用外部总线仲裁器。这时，S_REQ#1～S_REQ#8和S_GNT#1～S_GNT#8引脚被置为高阻状态，外部仲裁器与PCI2050的连接方式如图2所示。

在PCI2050的内部总线仲裁模式中，S_CFN#引脚为低，PCI2050对外围卡通过S_REQ#0～S_REQ#8引脚提出的请求进行仲裁，然后通过S_GNT#0～S_GNT#8引脚和进行响应。PCI2050的S_REQ#0～S_REQ#8和S_GNT#0～S_GNT#8引脚分别与CPCI规范定义的CPCI J1、J2的相应引脚经过串接端接电阻和上拉后连接。

5、芯片工作模式的选择

PCI2050可以选择工作在三种不同的工作模式下：TI CPCI热插拔模式、TI电源管理模式和与Intel 21150兼容模式。选择引脚分别为：MS0、MS1，模式选择定义如表2所示。(责任编辑：admin)