基于PCI IP核的码流接收卡的设计(3)

图4 PCI DMA传输仿真波形图
 

FIFO逻辑控制模块

FIFO逻辑控制模块根据CY7B933输出的状态信号，删除同步字K28.5，只将有效的数据读入，并将数据送入异步FIFO缓存。当FIFO空、半满、满时，对相应寄存器进行操作或通知DMA引擎模块，以防止数据的溢出或空读。

异步FIFO在核心控制模块中，主要起到两个作用。一是数据缓存，在系统进行DMA操作，将数据从ASI接口写入PC内存时，DVB-ASI数据仍在源源不断地输入系统，FIFO可以将这些数据缓存，以防止数据丢失。二是时钟隔离作用，输入的ASI信号时钟是27MHz，而PCI时钟达到33MHz，这就要求对两个频率不同的时钟进行同步，异步FIFO的数据输入和输出分别使用不同的时钟，从而实现时钟的隔离和无缝拼接。由于本设计对FIFO容量的要求较大，因此不采用Megafunction技术构造，而使用专门的高速FIFO芯片。

设计结果

在Quartus－II中进行了vhdl源程序仿真。图4是用DMA方式进行PCI传输结果的仿真波形图。其中ASI_D为模拟输入的8位ASI码流，在对相应的DMA寄存器进行操作后，启动DMA引擎，图中①处PCI_MT32通过拉低reqn信号发出总线占用请求信号，②处PCI总线仲裁器通过拉低gntn信号允许PCI_MT32成为主设备。③处进入地址阶段，PCI_MT32在ad线上提供地址，在cben线上提供总线命令。在接下来的多个数据阶段(图中④处)，PCI_MT32在ad线和cben线上分别提供ASI_D输入的数据和字节使能，由于输入ASI信号是8位，而ad线为32位，因此利用ad信号的低8位来传输数据，可见,输出数据与ASI_D输入的数据相同。由于DMA传输长度的关系，本图最后通过模拟从设备断开(图中⑤处)，终止了这次传输。由于DMA传输没有结束，在终止后，DMA状态机根据判断状态，还会自动继续传输。从图中可以看出，framen、irdyn、trdyn、devseln等接口控制信号完全符合PCI时序的要求。实现了将ASI信号通过PCI总线与PC进行实时数据传输的目的。图中32位ad信号的高位没有得到充分利用，如果需要，可以很方便地利用它们将电路升级为两路或4路的多路DVB-ASI码流接收卡。如果使用支持64位PCI总线的PCI_MT64功能模块，则最多可以实现8路ASI信号的接收。

结语

本系统采用FPGA加PCI IP核的模式实现对高速、大容量DVB传输流的实时传输，实现了系统设计的目标。选择PCI总线可以保证在足够的带宽下进行数据传输。FPGA的应用易于在线升级电路，扩充平台的功能。IP核的使用使硬件电路更为简洁、可靠。经过验证，本文设计的系统可以很好地实现DVB-ASI信号的接收功能，同时，也可以作为其它DVB-ASI应用的基础平台，有着良好的应用前景。