3G移动终端基带信号处理器设计与实现(2)

与数模转换器(A/D)接口的A/D一端连接ABB，另一端连接FPGA，传输要发送的数据和移动网络接收的数据。在与A/D的接口部分中，有 3个输入端RIF、PS和CLK。RIF用来串行输入A/D转换来的样点值;PS为帧同步信号，它在输入到FPGA后用来驱动FPGA内部的总体控制模块;Clock为移位时钟，它控制A/D与FPGA之间数据串行传输的移位。

与RF接口主要是用来控制发送和接收RF芯片工作。

2.2 主控模块

主控模块负责控制和协调各种工作，arm采用TI公司生产的开放式多媒体应用平台(OMAP)微处理器，通过集成锁相环倍频系统主频可以达到 66 MHz，最大外部存储空间可达256 MB，片上资源丰富，外围控制能力强性价比高。由它控制DSP模块接收网络发送的命令及参数，实现无线自由的协议通信。

2.3 实时数据处理模块

实时数据处理模块[1]通过共享内存与ARM实现发送的命令、传输参数和数据，根据设定的移动终端工作状态，如Cell Search、随机接入过程(RA)、专用控制信道(DCCH)，及目标、环境的实时动态计算FPGA的控制字。同时也通过共享内存上报从网络接收的数据和信息传输给arm;通过锁存器向处理板提供控衰减控制信号实现睡眠，来达到省电。DSP采用TI公司C5000系列中的TMS320C5510，系统时钟达600 MHz，数据处理速率可以达到4 800 MIPS。提供32/16 bit主机口，具有两个独立的外部存储器接口，其中EMIF支持64 bit总线宽度。

2.4 FPGA模块设计

本文的设计采用Stratix系列芯片，内嵌多达10 Mbit的3种RAM块：512 bit容量的小型RAM、4 KB容量的标准RAM、512 KB的大容量RAM。FPGA模块具有True_LVDS电路，支持低电压差分信号(LVDS)、低电压正射极耦合逻辑(LVPECL)、准电流模式逻辑 (PCML)和超传输模式(HyperTranport)差分I/O电气标准，且有高速通信接口。本设计提供了完整的时钟管理方案，具有层次化的结构和多达12个锁相环(PLL)。Stratix系列使用的开发软件是Altera公司提供的新一代开发软件Quartus II。

该系列芯片的最大特色是内嵌硬件乘法器和乘加结构的可编程DSP模块，适用于实现高速信号处理。这种DSP模块是高性能的嵌入算术单元，它可以配置为硬件乘法器、加减法器、累加器和流水线寄存器。Stratix系列具有多达28个DSP模块，可配置为224个嵌入乘法器，可以为大数据吞吐量的应用提供灵活、高效和有价值的方案。这些DSP模块可以实现多种典型的DSP功能，如有相关器、限冲击响应(FIR)滤波、快速傅立叶变换(FFT)功能和加密/解密功能等，其中相关器算法设计是各种其他算法实现的基础和基本组成部分。

移动终端系统接收到的射频信号经过前端预处理后，送到A/D采样，然后通过串行方式输出样点值到FPGA[2]。每个样点值是用10 bit的二进制补码表示的，需先通过一个串/并转换器转化为宽度为10 bit的并行信号。首先样点值要进行的是希尔波特变换，希尔波特变换有多种实现方法，这里采用一个129阶的滤波器来实现，滤波器的抽头系数由 MATLAB函数Remez产生，得到与其正交的另一路信号;然后以这两路信号分别作为实部和虚部，与本地序列进行相关运算，将相关值的实部和虚部送给 DSP做后续处理。这样，DSP才可以通过先对相关值求模，然后对模值出现的峰值的间隔、幅值和数目等信息进行判断和进一步处理，来确定是否捕捉到信号。相关器算法FPGA设计的内部结构框图如图2所示。

2.5 PFGA与RF的接口、总线及时序控制设计

FPGA与RF的接口、总线及时序控制设计如图3所示。(责任编辑：admin)